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VHDL在高速图像采集系统中的应用设计

2019-03-09 08:09:26

VHDL在高速图像采集系统中的应用设计 - FPGA/CPLD - 电子工程

现代化生产和科学研究对图像采集系统的要求日益提高。传统的图像采集卡速度慢、处理功能简单,不能很好地满足特殊要求,因此,我们构建了高速图像采集系统。它主要包括图像采集模块、图像低级处理模块以及总线接口模块等。这些模块是在FPGA中利用VHDL编程实现的。高速图像采集系统主要用于视觉检测。视觉检测中图像处理的特点是:底层图像处理数据量大,算法简单;高层图像处理算法复杂,数据量大,算法简单;高层图像处理算法复杂,数据量小。对于图像底层处理,我们在高速图像采集系统中用FPGA实现,采用VHDL编写图像处理算法;对于图像高层处理,由计算机软件实现。由于VHDL设计灵活、编程方便,易于在FPGA中实现并行运算和流水线结构;所以,高速图像采集系统的速度快、适应性好。

1 系统结构及工作原理

1.1 系统结构设计

高速图像采集系统结构模型如图1所示。它的输入为标准的模拟视频信号,用可编程视频输入处理器SAA7111进行视频信号处理。SAA7111内部集成了强大的图像色度、亮度处理功能以及多种输出模式;有32个工作寄存器,在系统复位时,必须通过FPGA1的IC2总线模块对其进行初始化。SAA7111输出的图像数据通过FPGA芯片进行采集与处理,采用Xilinx公司的XC2S150芯片。XC2S150是Spartan II系列产品。它基于Virtex系列的结构,支持所有相关的特性,具有很高的性能价格比;采集与处理的图像数据在传送到计算机之前,存储在高速SRAM CY7C1049V33中,SRAM的容量为512K×8bit。与计算机通常采用PCI总线,由S5933来实现。S5933是一种功能强大的PCI控制器,符合PCI2.1规范。

1.2 工作原理

系统复位完成FPGA程序加载后,先由FPGA1的I2C总线模块对SAA7111初始化,初始化结束后等待采集图像的命令。初始化成功后,SAA7111实时处理模拟视频信号,输出亮度和色度信号,同时输出点时钟信号,行、场同步信号,行、场参考信号,奇偶场标志信号等。本系统使用灰度图像,没有使用色度信号,所以数据线为8位。

系统采集图像的命令由计算机发出。采集命令通过PCI总线传输到FPGA1,启动FPGA1的采集同步模块。采集同步模块发出采集标志信号,采集一帧图像,通过写数据模块产生写地址和写信号将数据存储到SRAM1中。采集结束时,采集标志信号撤消,采集同步模块复位,等待下一次采集命令。采集标志信号撤消时,FPGA1开始读取SRAM1中的图像信息,这是通过读数据模块生产读地址和读信号来实现的。FPGA1将1帧图像数据进行噪声去除后,存储到SRAM2中,并发信号给FPGA2。FPGA2通过FPGA1读取SRAM2中数据,经过边缘检测处理后存储到SRAM3中。FPGA2处理完1帧图像数据后,将SRAM3中的图像信息读出传送给S5933,然后通过PCI总线传送到计算机中。

在图像采集过程中,我们使用的是512×512的图像,即一帧图像采集512行,奇数场和偶数场各采集256行,每一行采集512个像素。因此,需要通过行延时模块进行行选择,滤掉无效行,通过像素延时模块进行像素选择,以选择需要的像素。

2 图像采集与数据存储部分的VHDL设计

系统中FPGA的设计是用VHDL编程实现的。VHDL是一种应用非常广泛的硬件描述语言,它的语言覆盖面广,描述能力强;可以描述抽象的系统级,也可以描述精确的逻辑级、门级。

本系统是采用结构化VHDL进行设计的,整个图像采集部分是一个VHDL语言文件,包括几个BLOCK语句。2片FPGA芯片个有不同的程序,其中FPGA1既包括图像采集部分,又包括图像处理与数据存储部分;FPGA2为图像处理与数据存储部分以及PCI接口控制部分。2片FPGA时程序加载采用串行主/从模式。

FPGA1采用串行主模式,FPGA2采用串行从模式,由FPGA1从SPROM中读取配置数据,完成自身配置,并完成对FPGA2的配置。图像采集与数据传送部分的VHDL模块主要包括Set_d、d、d、d、Bus_d等,各模块之间通过信号相互联系。下面分别介绍各模块实现的功能。

(1)Set_d采集同步模块

它是图像采集部分的一个块语句,输入输出信号为:

pcicon0-IN,启动采集图像信号;

vref-IN,场参考信号;

rts0-IN,奇偶场标志信号;

sig_frame-OUT,采集同步输出信号,高电平有效,用于图像采集和总线管理模块;

sig_field-OUT,采集同步场参考信号,采集1帧图像的场参考信号。

源程序如下:

set_sample:block

signal flagct:std_logic_vector(2 downto 0);

begin

process(pcicon0,vref)

begin

if(pcicon0=O)then

flagct

elsif(vref event and vref= J )then

if(flagct=001and rts0=1)then

flagct =010;

elsif(flagct=010)then

flagct =011;

elsif(flagct=011)then

flagct =100;

end if;

end if;

end process;

process(flagct)

begin

if(flagct=010 or flagct= 011 )then

sig_frame

else

sig_frame lt;=0;

end if;

end process;

sig_field =sig_frame and vref;

end block;

当pcicon0引脚再现大于等于场周期(20ms)的低电平信号时,可以确保该模块处于触发状态,在下一个奇数场出现时,(rts0=1),根据SAA7111的场参考信号产生具有两场时宽的采集同步信号(sig_frame)。该信号有效时为图像采集阶段,对SRAM1写入数据;该信号撤消时采集同步模块自动复位,等待下一次采集命令,同时FPGA1开始读取SRAM1中数据进行处理。采集同步信号有效的同时输出采集同步场参考信号,用于采集图像数据。

(2)d延时模块

包括行延时和像素延时。当采集信号有效时,在每一场产生行延时,滤掉无效行,每一场采集256行;当采集信号有效且行延时结束时,在每一行产生像素延时,去掉不需要的像素,只采其中的512个像素。

(3)d写数据模块

在图像采集阶段,收到行延时结束信号和像素延时结束信号时,按照SAA7111的参考信号的输出时序,产生相应的写地址,并根据SRAM的写时序产生写信号,此时与SRAM接口的FPGA的I/O口为输出状态。在图像处理阶段向SRAM写数据时,写地址的产生不考虑行延时和像素延时。

(4)d读数据模块

在读SRAM时,依据SRAM的读时序,产生读地址和读信号。此时与SRAM接口的FPGA的I/O口为输入状态。

(5)Bus_d总线管理模块

总线管理模块主要负责FPGA与SRAM的地址总线切换、数据总线切换,以及在系统中不同芯片之间建立数据通路等。FPGA中包括写数据地址模块和读数据地址模块,与SRAM地址总线接口时必须进行总线切换:写数据时,写地址线接通SRAM的地址线;读数据时,读地址线接通SRAM的地址线。FPGA与SRAM数据线的接口为双向口,在写数据时是输出口,读数据时是输入口,需要设置三态控制。在系统中其它芯片之间也有这种情况。

进行VHDL设计时,各模块单独进行并及时仿真验证,以便尽早发现问题。系统中其它模块在此不再叙述。

3 结论

高速图像采集系统的硬件实现是用VHDL设计的。通过建立VHDl行为模型和进行VHDL行为仿真,可以及早发现设计中潜在的问题,缩短了设计周期,提高了设计的可靠性和效率。实践表明:VHDL在硬件设计上是非常有效的,它是当代电子设计工程师进行硬件设计时必须掌握的工具。

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